Dx Portal Xilinx Isim + Ip Core (Dds) Как Моделировать

[NewSistems]

Доброе времени суток!

 

Простейший проект - DDS ip-core в Xilinx ISE 14.7 (Webpack!), выход DDS далее на ЦАП, приаттаченный к плате Nexus 3 (Spartan 6).

 

Top level - schematic.

 

DDS генерит, в железе все нормально, на осциллографе на выходе ЦАП - синус, все как надо.

 

 

 

Но как промоделировать проект в ISim? Testbench создаю, клок для DDS генерится, но на выходной шине DDS 0.

 

 

 

Отдельно генерил тестбенч для ДДС (не для всего проекта), результат такой же.

 

 

 

Возможно, проблема в прослойке между монитором и стулом, но тогда подскажите, что почитать/куда копать?

 

 

 

Заранее спасибо!

 

http://forum.cxem.net/uploads/monthly_04_2016/post-193937-0-66299300-1461334404_thumb.png

 

 

http://forum.cxem.net/uploads/monthly_04_2016/post-193937-0-30811400-1461334421_thumb.png

 

 

http://forum.cxem.net/uploads/monthly_04_2016/post-193937-0-65996000-1461334428_thumb.png

 

 

http://forum.cxem.net/uploads/monthly_04_2016/post-193937-0-22086000-1461334435_thumb.png

 

Раздел: ПЛИС

 

Читать дальше